/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ /* * Copyright (c) 2022 Samsung Electronics Co., Ltd. * Author: Chanho Park * * Device Tree binding constants for Exynos Auto V9 clock controller. */ #ifndef _DT_BINDINGS_CLOCK_EXYNOSAUTOV9_H #define _DT_BINDINGS_CLOCK_EXYNOSAUTOV9_H /* CMU_TOP */ #define FOUT_SHARED0_PLL 1 #define FOUT_SHARED1_PLL 2 #define FOUT_SHARED2_PLL 3 #define FOUT_SHARED3_PLL 4 #define FOUT_SHARED4_PLL 5 /* MUX in CMU_TOP */ #define MOUT_SHARED0_PLL 6 #define MOUT_SHARED1_PLL 7 #define MOUT_SHARED2_PLL 8 #define MOUT_SHARED3_PLL 9 #define MOUT_SHARED4_PLL 10 #define MOUT_CLKCMU_CMU_BOOST 11 #define MOUT_CLKCMU_CMU_CMUREF 12 #define MOUT_CLKCMU_ACC_BUS 13 #define MOUT_CLKCMU_APM_BUS 14 #define MOUT_CLKCMU_AUD_CPU 15 #define MOUT_CLKCMU_AUD_BUS 16 #define MOUT_CLKCMU_BUSC_BUS 17 #define MOUT_CLKCMU_BUSMC_BUS 19 #define MOUT_CLKCMU_CORE_BUS 20 #define MOUT_CLKCMU_CPUCL0_SWITCH 21 #define MOUT_CLKCMU_CPUCL0_CLUSTER 22 #define MOUT_CLKCMU_CPUCL1_SWITCH 24 #define MOUT_CLKCMU_CPUCL1_CLUSTER 25 #define MOUT_CLKCMU_DPTX_BUS 26 #define MOUT_CLKCMU_DPTX_DPGTC 27 #define MOUT_CLKCMU_DPUM_BUS 28 #define MOUT_CLKCMU_DPUS0_BUS 29 #define MOUT_CLKCMU_DPUS1_BUS 30 #define MOUT_CLKCMU_FSYS0_BUS 31 #define MOUT_CLKCMU_FSYS0_PCIE 32 #define MOUT_CLKCMU_FSYS1_BUS 33 #define MOUT_CLKCMU_FSYS1_USBDRD 34 #define MOUT_CLKCMU_FSYS1_MMC_CARD 35 #define MOUT_CLKCMU_FSYS2_BUS 36 #define MOUT_CLKCMU_FSYS2_UFS_EMBD 37 #define MOUT_CLKCMU_FSYS2_ETHERNET 38 #define MOUT_CLKCMU_G2D_G2D 39 #define MOUT_CLKCMU_G2D_MSCL 40 #define MOUT_CLKCMU_G3D00_SWITCH 41 #define MOUT_CLKCMU_G3D01_SWITCH 42 #define MOUT_CLKCMU_G3D1_SWITCH 43 #define MOUT_CLKCMU_ISPB_BUS 44 #define MOUT_CLKCMU_MFC_MFC 45 #define MOUT_CLKCMU_MFC_WFD 46 #define MOUT_CLKCMU_MIF_SWITCH 47 #define MOUT_CLKCMU_MIF_BUSP 48 #define MOUT_CLKCMU_NPU_BUS 49 #define MOUT_CLKCMU_PERIC0_BUS 50 #define MOUT_CLKCMU_PERIC0_IP 51 #define MOUT_CLKCMU_PERIC1_BUS 52 #define MOUT_CLKCMU_PERIC1_IP 53 #define MOUT_CLKCMU_PERIS_BUS 54 /* DIV in CMU_TOP */ #define DOUT_SHARED0_DIV3 101 #define DOUT_SHARED0_DIV2 102 #define DOUT_SHARED1_DIV3 103 #define DOUT_SHARED1_DIV2 104 #define DOUT_SHARED1_DIV4 105 #define DOUT_SHARED2_DIV3 106 #define DOUT_SHARED2_DIV2 107 #define DOUT_SHARED2_DIV4 108 #define DOUT_SHARED4_DIV2 109 #define DOUT_SHARED4_DIV4 110 #define DOUT_CLKCMU_CMU_BOOST 111 #define DOUT_CLKCMU_ACC_BUS 112 #define DOUT_CLKCMU_APM_BUS 113 #define DOUT_CLKCMU_AUD_CPU 114 #define DOUT_CLKCMU_AUD_BUS 115 #define DOUT_CLKCMU_BUSC_BUS 116 #define DOUT_CLKCMU_BUSMC_BUS 118 #define DOUT_CLKCMU_CORE_BUS 119 #define DOUT_CLKCMU_CPUCL0_SWITCH 120 #define DOUT_CLKCMU_CPUCL0_CLUSTER 121 #define DOUT_CLKCMU_CPUCL1_SWITCH 123 #define DOUT_CLKCMU_CPUCL1_CLUSTER 124 #define DOUT_CLKCMU_DPTX_BUS 125 #define DOUT_CLKCMU_DPTX_DPGTC 126 #define DOUT_CLKCMU_DPUM_BUS 127 #define DOUT_CLKCMU_DPUS0_BUS 128 #define DOUT_CLKCMU_DPUS1_BUS 129 #define DOUT_CLKCMU_FSYS0_BUS 130 #define DOUT_CLKCMU_FSYS0_PCIE 131 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CLK_GOUT_PERIC1_PCLK_10 41 #define CLK_GOUT_PERIC1_PCLK_11 42 #define PERIC1_NR_CLK 43 /* CMU_PERIS */ #define CLK_MOUT_PERIS_BUS_USER 1 #define CLK_GOUT_SYSREG_PERIS_PCLK 2 #define CLK_GOUT_WDT_CLUSTER0 3 #define CLK_GOUT_WDT_CLUSTER1 4 #define PERIS_NR_CLK 5 #endif /* _DT_BINDINGS_CLOCK_EXYNOSAUTOV9_H */