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* All Rights Reserved.
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#define TPC0_EML_CFG_RTTPREDICATE_TR_EN_SHIFT 0
#define TPC0_EML_CFG_RTTPREDICATE_TR_EN_MASK 0x1
#define TPC0_EML_CFG_RTTPREDICATE_GEN_SHIFT 1
#define TPC0_EML_CFG_RTTPREDICATE_GEN_MASK 0x2
#define TPC0_EML_CFG_RTTPREDICATE_USE_INTERVAL_SHIFT 2
#define TPC0_EML_CFG_RTTPREDICATE_USE_INTERVAL_MASK 0x4
#define TPC0_EML_CFG_RTTPREDICATE_SPRF_MASK_SHIFT 16
#define TPC0_EML_CFG_RTTPREDICATE_SPRF_MASK_MASK 0xFFFF0000
/* TPC0_EML_CFG_RTTPREDICATE_INTV */
#define TPC0_EML_CFG_RTTPREDICATE_INTV_INTERVAL_SHIFT 0
#define TPC0_EML_CFG_RTTPREDICATE_INTV_INTERVAL_MASK 0xFFFFFFFF
/* TPC0_EML_CFG_RTTTS */
#define TPC0_EML_CFG_RTTTS_TR_EN_SHIFT 0
#define TPC0_EML_CFG_RTTTS_TR_EN_MASK 0x1
#define TPC0_EML_CFG_RTTTS_GEN_SHIFT 1
#define TPC0_EML_CFG_RTTTS_GEN_MASK 0x2
#define TPC0_EML_CFG_RTTTS_COMPRESS_EN_SHIFT 2
#define TPC0_EML_CFG_RTTTS_COMPRESS_EN_MASK 0x4
/* TPC0_EML_CFG_RTTTS_INTV */
#define TPC0_EML_CFG_RTTTS_INTV_INTERVAL_SHIFT 0
#define TPC0_EML_CFG_RTTTS_INTV_INTERVAL_MASK 0xFFFFFFFF
/* TPC0_EML_CFG_DBG_INST_INSERT */
#define TPC0_EML_CFG_DBG_INST_INSERT_INST_SHIFT 0
#define TPC0_EML_CFG_DBG_INST_INSERT_INST_MASK 0xFFFFFFFF
/* TPC0_EML_CFG_DBG_INST_INSERT_CTL */
#define TPC0_EML_CFG_DBG_INST_INSERT_CTL_INSERT_SHIFT 0
#define TPC0_EML_CFG_DBG_INST_INSERT_CTL_INSERT_MASK 0x1
#endif /* ASIC_REG_TPC0_EML_CFG_MASKS_H_ */
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